문제는 현재 기술로 금속 전극과 반도체가 만나는 접촉부를 원자 수준에서 정밀하게 조절하고 정량적으로 분석하기 어려워 트랜지스터 미세화 한계를 직접 확인하기 사실상 불가능하다는 점이다.

연구팀은 원자와 전자의 움직임을 기본 물리 법칙만으로 계산하는 제1원리 계산(실험 데이터 없이 물질 성질을 계산하는 방법)을 활용해 이를 해결했다.

연구팀은 앞서 개발한 ‘다공간 밀도범함구론’을 기반으로 접촉 저항과 양자터널링 한계를 원자 수준에서 예측할 수 있는 전산 설계 플랫폼을 개발했다. 다공간 밀도범함구론은 금속 전극과 반도체 접촉 부분에서 발생하는 복잡한 양자현상을 정밀하게 분석하는 새로운 이론 계산 체계다.

개발된 플랫폼은 반도체 제작 전에 컴퓨터 시뮬레이션으로 소자 성능과 한계를 미리 예측할 수 있다.

연구팀은 이 플랫폼을 차세대 반도체 리즈출장샵 광주출장샵 대전출장샵 대구출장샵 부산출장샵 울산출장샵 서울출장샵 인천출장샵 세종출장샵 김포출장샵 안양출장샵 안성출장샵 부천출장샵 남앙주출장샵 포천출장샵 수원출장샵 성남출장샵 안산출장샵 용인출장샵 가평출장샵 이천출장샵 일산출장샵 파주출장샵 평택출장샵 화성출장샵 의정부출장샵 양평출장샵 광명출장샵 동두천출장샵 고양출장샵 과천출장샵 구리출장샵 오산출장샵 시흥출장샵 군포출장샵 의왕출장샵 하남출장샵 양주출장샵 여주출장샵 연천출장샵 동해출장샵 삼척출장샵 속초출장샵 원주출장샵 강릉출장샵 춘천출장샵 태백출장샵 평창출장샵 영월출장샵 정선출장샵 고성출장샵 김해출장샵 밀양출장샵 사천출장샵 양산출장샵 진주출장샵 창원출장샵 통영출장샵 거제출장샵 김천출장샵 문경출장샵 상주출장샵 안동출장샵 영천출장샵 영주출장샵 포항출장샵 영덕출장샵 경산출장샵 구미출장샵 경주출장샵 울진출장샵 광양출장샵 나주출장샵 목포출장샵 순천출장샵 함평출장샵 보성출장샵 여수출장샵 익산출장샵 정읍출장샵 남원출장샵 군산출장샵 전주출장샵 김제출장샵 공주출장샵 논산출장샵 계룡출장샵 보령출장샵 서산출장샵 아산출장샵 천안출장샵 예산출장샵 청양출장샵 당진출장샵 충주출장샵 제천출장샵 청주출장샵 제주출장샵 서귀포출장샵 허그출장샵 광주출장샵 대전출장샵 대구출장샵 부산출장샵 울산출장샵 서울출장샵 인천출장샵 세종출장샵 김포출장샵 안양출장샵 안성출장샵 부천출장샵 남앙주출장샵 포천출장샵 수원출장샵 성남출장샵 안산출장샵 용인출장샵 가평출장샵 이천출장샵 일산출장샵 파주출장샵 평택출장샵 화성출장샵 의정부출장샵 양평출장샵 광명출장샵 동두천출장샵 고양출장샵 과천출장샵 구리출장샵 오산출장샵 시흥출장샵 군포출장샵 의왕출장샵 하남출장샵 양주출장샵 여주출장샵 연천출장샵 동해출장샵 삼척출장샵 속초출장샵 원주출장샵 강릉출장샵 춘천출장샵 태백출장샵 평창출장샵 영월출장샵 정선출장샵 고성출장샵 김해출장샵 밀양출장샵 사천출장샵 양산출장샵 진주출장샵 창원출장샵 통영출장샵 거제출장샵 김천출장샵 문경출장샵 상주출장샵 안동출장샵 영천출장샵 영주출장샵 포항출장샵 영덕출장샵 경산출장샵 구미출장샵 경주출장샵 울진출장샵 광양출장샵 나주출장샵 목포출장샵 순천출장샵 함평출장샵 보성출장샵 여수출장샵 익산출장샵 정읍출장샵 남원출장샵 군산출장샵 전주출장샵 김제출장샵 공주출장샵 논산출장샵 계룡출장샵 보령출장샵 서산출장샵 아산출장샵 천안출장샵 예산출장샵 청양출장샵 당진출장샵 충주출장샵 제천출장샵 청주출장샵 제주출장샵 서귀포출장샵 후보 물질인 단일층 이황화몰리브덴 소자에 적용, 금속 종류와 접촉 구조에 따라 트랜지스터의 미세화 한계가 달라지는 것을 확인했다.

특히 트랜지스터 미세화 한계 지점이 4나노미터 미만이라는 것도 밝혀냈다. 이는 삼성전자와 대만 TSMC가 달성한 2나노미터 수준보다 더 작게 만들 수 있음을 보여준 것이라고 연구팀은 설명했다.

김용훈 KAIST 교수는 “이번 연구는 차세대 트랜지스터가 앞으로 얼마나 작아질 수 있는지를 규정할 새로운 물리적 기준을 제시했다는 데 의미가 크다”며 “삼성전자와 SK하이닉스 등에서 개발하려는 차세대 반도체 소자 설계 실험 플랫폼으로 활용할 수 있을 것”이라고 말했다.

연구 결과는 계산분야 국제 학술지 ‘엔피제이 컴퓨테이셔널 머터리얼스’ 지난달 28일 온라인에 실렸다.